问答题 reg型和wire型变量的差别是什么？

问答题 最基本的Verilog变量有哪几种类型？

问答题 模块中的功能描述可以由哪几类语句或语句块组成？它们出现的顺序会不会影响功能的描述？

问答题 能否说模块相当于电路图中的功能模块，端口相当于功能模块的引脚？

问答题 为什么端口要说明信号的位宽？

问答题 端口分为几种？

问答题 模块由几个部分组成？

问答题 为什么说Verilog可以用来设计数字逻辑电路和系统？

问答题 如果不用initial块，能否产生测试时钟？

问答题 如何产生连续的周期性测试时钟？

问答题 在引用实例模块的时候，如何在主模块中连接信号线？

问答题 模块的端口是如何描述的？

问答题 仿真可以在几层面上进行？每个层面的仿真有什么意义？

问答题 仿真是什么？为什么要进行仿真？

问答题 通过综合产生的是什么？产生的结果有什么用处？

问答题 综合是由什么工具来完成的？

问答题 是否任意抽象的符合语法的Verilog模块都可以通过综合工具转变为电路结构？

问答题 为什么可以用比较抽象的描述来设计具体的电路结构？

问答题 为什么说可以用Verilog构成非常复杂的电路结构？

问答题 构成模块的关键词是什么？