问答题 为什么说Verilog可以用来设计数字逻辑电路和系统？

问答题 如果不用initial块，能否产生测试时钟？

问答题 如何产生连续的周期性测试时钟？

问答题 在引用实例模块的时候，如何在主模块中连接信号线？

问答题 模块的端口是如何描述的？

问答题 仿真可以在几层面上进行？每个层面的仿真有什么意义？

问答题 仿真是什么？为什么要进行仿真？

问答题 通过综合产生的是什么？产生的结果有什么用处？

问答题 综合是由什么工具来完成的？

问答题 是否任意抽象的符合语法的Verilog模块都可以通过综合工具转变为电路结构？

问答题 为什么可以用比较抽象的描述来设计具体的电路结构？

问答题 为什么说可以用Verilog构成非常复杂的电路结构？

问答题 构成模块的关键词是什么？

问答题 Verilog语言有什么作用？

问答题 SystemVerilog与Verilog有什么关系？适合于何种设计？

问答题 简述Top_Down设计方法和硬件描述语言的关系？

问答题 集成电路行业中IP的含义是什么？固核是什么？硬核是什么？与软核相比它们各有什么特点？各适合于什么场合？

问答题 软核是什么？虚拟器件是什么？它们的作用是什么？

问答题 为什么说用硬件描述语言设计的数字逻辑系统下具有很大的灵活性并可以映射到任何工艺的电路上？

问答题 用硬件描述语言设计的数字系统需要经过哪些步骤才能与具体的电路相对应？