问答题
如何在Verilog测试模块中，利用文件的读写产生预定格式的信号，并记录有测试价值的信号？
Verilog提供了系统任务来选择要转储的模块实例或模块实例信号（dumpvars），选择VCD文件的名称（$dumpf......
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问答题 简单叙述Verilog1364-2001版语法规定的电平敏感列表的简化写法。
问答题 简单叙述$display、$write和$strobe的不同点。
问答题 简单叙述任务和函数的不同点。
