问答题
简答题
Verilog HDL语言进行电路设计方法有哪几种?
【参考答案】
1、自上而下的设计方法(Top-Down)
2、自下而上的设计方法(Bottom-Up)
3、综合设计的方法
点击查看答案
相关考题
- 单项选择题 在verilog语言中整型数据与()位寄存器数据在实际意义上是相同的。
- 单项选择题 在verilog语言中,a=4b’1011,那么&a=()
- 多项选择题 根据调用子模块的不同抽象级别,模块的结构描述可以分为()
- 单项选择题 已知“a=1b’1;b=3b’001;”那么{a,b}=()
- 单项选择题 元件实例语句“notif1#(1:3:4,2:3:4,1:2:4)U1(out,in,ctrl);”中截至延迟的典型值为()
- 单项选择题 Verilog连线类型的驱动强度说明被省略时,则默认的输出驱动强度为()
- 单项选择题 下列哪些Verilog的基本门级元件是多输出()
- 单项选择题 在verilog中,下列语句哪个不是分支语句?()
- 单项选择题 下面哪个是可以用verilog语言进行描述,而不能用VHDL语言进行描述的级别?()