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全部科目 > 大学试题 > 计算机科学 > verilog-数字系统设计课程

问答题

简答题

是不是只要符合Verilog语法仿真行为正确的模块都可以综合成电路结构?

    【参考答案】

    不是,异步状态机不能够综合成电路结构。

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