单项选择题
设a=4’b1101，b=4’b1010，按照Verilog HDL 语法，执行语句assignc=a&b；则c=（）
A.4’b0001
B.4’b0010
C.4’b0100
D.4’b1000
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单项选择题
在always块、initial块中被赋值的变量的数据类型应该是（）
A.reg型
B.wire型
C.highz 型
D.parameter型 -
单项选择题
由Verilog HDL 描述的代码：reg[2：0]mem[511：0]；该行代码定义了（）
A.一个位宽为3的寄存器变量mem[511：0]
B.一个位宽为3的线网型变量mem[511：0]
C.由512个位宽为3的寄存型变量组成的寄存器组mem
D.由3个位宽为512的寄存型变量组成的寄存器组mem -
单项选择题
设a=4’b0101，b=4’b1010，按照Verilog HDL 语法，执行语句assignc=（a>b）a：b；则（）
A.4’b0001
B.4’b0010
C.4’b0101
D.4’b1010
